在功率半导体的世界里,每一次技术的跳跃都意味着效率的革命和能源的未来。今天,我们要聊的是一个热门话题——SiC MOSFET芯片的并联震荡现象。这不仅是工程师们的挑战,更是推动行业进步的关键所在。具体来说,SiC MOSFET作为一种新型的功率半导体器件,以其耐高温、耐高压和低开关损耗的特性,正逐渐取代传统的硅基器件。然而,当这些高性能的SiC MOSFET芯片并联工作时,它们之间的相互作用却可能引发一种被称为“并联震荡”的现象。这种震荡不仅会降低系统的效率,还可能因为过电压而损坏芯片。下面,笔者将通过剖析电路及芯片结构,划归为具体的电路图,进一步分析并联震荡问题。
(一)SiC MOS并联的意义
先来讨论下起始问题“为什么要对SiC MOS进行并联?”,若不进行并联应用,何谈并联震荡呢。
在SiC MOSFET从衬底的单晶生长,晶圆切割和抛光,到外延层的生长,再到正面工艺的光刻,刻蚀和离子注入,再到后面的退火激活,表面金属化一整个制造流程中,工艺不够成熟。从而导致碳化硅芯片有源区面积较小,额定电流一般小于150 A,对于一些高功率应用中的使用,就需要多颗芯片并联,提高电流承载能力。
但对于SiC MOSFET本身的Rdson正温度系数(Rdson随着温度的升高而变大)特性,决定了SiC MOSFET本身易并联的特性。
MOS管在导通状态下的电子路径如图一,随温度升高,电子迁移率降低,器件电阻升高。而电流在器件段的变化又会形成如图二的负反馈过程,故SiC MOSFET本身易并联。
图一:导通状态下的电子路径
图二:器件自身的负反馈过程
(二)SiC MOS并联震荡的发生
针对器件并联应用电路图如图三,理想状态为并联器件同时开启,同时关闭,平分输出,但实践上由于并联器件之间的差异,往往达不到我们所想的“1+1=2”的状态,更甚至芯片间的并联震荡也成为了不得不去解决的问题。下面我们拆分一下并联电路的局部,分析下震荡原因。以两并联为例,拆分栅极驱动端电路如图四,开启信号从GD信号源发出,经过栅极外置电阻,进入GD的输入端环路中。
图三:两并联SiC电路示意图
图四:两并联SiC拆分电路示意图
如图五的GD端输入环路,不难发现电路高度对称,且存在能量储存型器件栅极电感Lg,米勒电容Cgd,漏极电感Ld。在封装端,我们不断提升封装工艺,降低回路的杂散电感,且涉及高度对称的封装电路,在整个环路中,认为对称位置的电感相同。
图五:GD端输入环路
但对称位置的两个米勒电容能保持一致嘛,前面我们谈到因为制造工艺的问题导致器件参数的一致性不同,那么久意味着涉及开启的关键参数Vth存在一致性问题,而米勒电容Vmiller和阈值电压Vth存在如下关系,可以看出Cgd两端的Vmiller很难保持一致。
在图五电路中,我们假设 Vmiller1 > Vmiller2,在认为栅极电感,栅极电阻相同的前提下,有电势
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